Toshiba и TSMC сообщают о разработке многоуровневых ячеек памяти ROM

Компании Toshiba и TSMC разработали маску памяти MROM (только для чтения), которая имеет большую плотность данных за счёт сохранения нескольких бит в ячейке.

Условно маска ROM формируется пересечением единичного слова и битовых линий и сохраняет одиночный бит в ячейке в зависимости от того, связывает их диод или нет. Однако из-за неустойчивости производственного процесса в передовых технологиях и сужения площади канала транзистора ячейки, при 40-нм техпроцессе время доступа увеличивается по сравнению с предыдущим поколением процессов.

На симпозиуме VLSI Circuits прошедшем, на прошлой неделе в Киото, Япония, Toshiba сообщила, что разработала многобитную ячейку, которая занимает площадь в два раза больше стандартной одноуровневой ячейки.

Статья рассматривает трёхпроводную программируемую ячейку (TWPC), которая состоит из одного транзистора с тремя битовыми линиями и сохраняет два бита данных в ячейке. Toshiba выпустила память по 40-нм процессу в 1-Мбитном тестовом чипе и сообщила, что благодаря использованию TWPC время доступа улучшено на 38%. Потребление энергии в активном режиме и режиме ожидания сохраняется на таком же уровне как у стандартной ячейки. Схема также утраивает действующие характеристики ячейки без каких-либо изменений в ёмкости памяти на единицу площади. Это уменьшает влияние неустойчивости в процессе производства на 42%, сообщила Toshiba.

Основная задача MROM – сохранение загружаемых данных или организация ПЗУ, которые затем, когда оборудование включено, могут загрузить другое программное обеспечение с долговременно хранящей памяти. Однако количество MROM, требуемое для приложений в системах-на-кристалле, увеличивается для таких устройств, как смартфоны и планшетные компьютеры.

Toshiba заявила, что компания нацелена в 2014 г. поставить на рынок системы-на-кристалле для цифровых приложений, которые реализовывают многобитную MROM-ячейку. Однако в статье, следующей за анонсом Toshiba, фаундри-поставщик чипов TSMC сообщил, что создал двухбитную ROM-ячейку по 28-нм процессу. Статья рассматривает двухшаговую схему декодирования, которая подходит для однопроводного или дифференцированного считывания. TSMC сообщила, что их схема, изготовленная по 28-нм нормам маломощного процесса, улучшает время доступа на 30% и питается напряжением меньшим на 190 мВ.

Читайте также:
Toshiba предлагает фаундри-услуги
Toshiba занялась карбидом кремния для силовой электроники
Toshiba использует технологии ARM в процессорах распознавания изображений
В I кв. 2013 г. Toshiba, Renesas и Sony вернулись к прибыльности
TSMC внедрит в производство 16-нм FinFET уже к концу 2013 года
TSMCзапланировала «системные 3-D-суперчипы», 5-нм технологию и «чип-мозг» на 2 нм

Источник: EE Times

Оставьте отзыв

Ваш емейл адрес не будет опубликован. Обязательные поля отмечены *

Rambler's Top100