Первая промышленная FPGA, полностью совместимая с новым стандартом DDR3 SDRAM JEDEC


Корпорация Altera вчера анонсировала [[FPGA Stratix III]] - первую промышленную FPGA, полностью поддерживающую память DDR3.

Семейство Stratix® III FPGA удовлетворяет требованиям недавно принятого стандарта JESD79-3 JEDEC DDR3 SDRAM, поддерживает уровни чтения и записи, функционально вставленные непосредственно в I/O элемент, что позволяет согласовать уровни записи с нормами JEDEC и корректно передавать данные в FPGA. Изготовители DDR3 DRAM — Elpida, Micron, Qimonda, Samsung и Hynix, выпускают DDR3 различной плотности и с различной скоростью для использования в конечных продуктах .

«Понимая потребности наших клиентов в будущих разработках, и тесно взаимодействуя с комитетом JEDEC, мы решили включать в Stratix III FPGA уровни чтения и записи DDR3,» сказал Richard Cliff, вице-президент по разработкам в Altera. «Наши заказчики теперь смогут быстро воспользоваться преимуществом DDR3».

Поддержка DDR3 SDRAM в Stratix III FPGA реализована в виде высокоскоростного внешнего интерфейса с 1,104 пользовательскими I/O выводами, размещенными в 24 модульных I/O банках с соответствующей DQS логикой и 31 встроенным регистром на каждый I/O. Stratix III поддерживает DDR3 с максимальной частотой 400 МГц и производительностью 800 Мбит/с.

Разработки на основе Stratix III FPGA с использованием программного обеспечения Quartus® II версии 7.1 доступны по подписке по адресу www.altera.com/download. Продажи Stratix III FPGA начнутся в августе.

Стандарт DDR3 SDRAM нормирует режимы работы памяти, AC и DC характеристики, корпуса и распределение сигналов по выводам. Стандарт устанавливает минимальный набор требований для DDR3 SDRAM с плотностью от 512 Мбит/с до 8 Гбит/с для x4, x8 и x16 приборов.

JEDEC — ведущий разработчик стандартов для полупроводниковой промышленности. DDR3 стандарт, опубликованный в прошлом месяце, доступен на сайте JEDEC: http://www.jedec.org/DOWNLOAD/search/JESD79-3.pdf

Оставьте отзыв

Ваш емейл адрес не будет опубликован. Обязательные поля отмечены *