Обзор стандарта JESD204 для АЦП

Разрешение и скорость преобразователей существенно выросли, поэтому возросла и потребность в более эффективном цифровом интерфейсе. В настоящее время вместо параллельных цифровых LVDS- и КМОП-интерфейсов для АЦП внедряется последовательный интерфейс, получивший название JESD204. Он был разработан Объединенным инженерным советом по электронным устройствам (Joint Electron Device Engineering Council — JEDEC).
Интерфейс JESD204 достаточно эффективен и обеспечивает преимущества в скорости, занимаемой площади и стоимости по сравнению со своими предшественниками. Системы, в которых используется JESD204, имеют все преимущества более быстрого интерфейса, что позволяет поддерживать высокий уровень частоты выборки преобразователей. Кроме того, сокращается число выводов, что делает корпуса более компактными, и уменьшается количество проводников на плате, обеспечивая более простую топологию печатной платы и снижение стоимости разрабатываемого устройства.
Стандарт легко масштабируем, поэтому его можно адаптировать к будущим потребностям. С момента выхода в 2006 г. было выпущено уже две версии стандарта JESD204. В настоящее время рабочей версией стандарта является версия B. После того как стандарт был освоен производителями преобразователей и пользователями, он был усовершенствован, и в него были добавлены новые функции, которые увеличили эффективность и простоту реализации. Стандарт применим как к АЦП, так и к ЦАП. Однако в данной статье основное внимание будет уделено приложениям, основанным на АЦП.

В апреле 2006 г. была выпущена первоначальная версия стандарта JESD204. Этот стандарт описывает мультигигабитный последовательный канал данных между преобразователем и приемным устройством, например, FPGA или ASIC. В данной версии последовательный канал данных был определен для одной последовательной линии между преобразователем или несколькими преобразователями и приемником.
На рисунке 1 графически представлена первоначальная версия JESD204. Показанная на рисунке линия представляет собой физический интерфейс между M числом преобразователей и приемником, причем интерфейс состоит из дифференциальной пары межсоединений с использованием логики на переключателях тока. Канал представляет собой канал последовательных данных, который устанавливается между преобразователем (или преобразователями) и приемником. Групповой тактовый сигнал (frame clock) подается как на преобразователь (преобразователи), так и на приемник, и обеспечивает синхронизацию канала JESD204 между этими устройствами.

Рис. 1. Первоначальная версия стандарта JESD204

Скорость передачи данных в линии определена в диапазоне от 312,5 Мбит/с до 3,125 Гбит/с при сопротивлении источника и нагрузки в 100 Ом ±20%. Номинальное дифференциальное напряжение полного размаха определено на уровне 800 мВ, а уровень синфазного напряжения — в диапазоне 0,72…1,23 В. Канал использует 8b/10b-кодирование со встроенным тактовым сигналом, что устраняет необходимость в дополнительной линии для этого сигнала и синхронизации дополнительного тактового сигнала с передаваемыми данными на высокой частоте.
Такой вид последовательной передачи данных позволяет смягчить допуски на рассогласование сигналов по времени по сравнению с параллельными LVDS- и КМОП-интерфейсами. Кроме того, обеспечена DC-балансировка кодировки, что гарантирует значительную частоту перехода для использования в системах с восстановлением тактового сигнала и данных.
Кодирование позволяет также использовать символы данных и управления, которые определяют синхронизацию, обслуживание и мониторинг канала. С помощью этих управляющих символов стандарт определяет специальные схемы, которые позволяют синхронизировать линию между преобразователем (преобразователями) и приемником в канале.
Качество канала контролируется в приемнике, а канал устанавливается и сбрасывается при определенных порогах ошибок, определяемых стандартом JESD204. Стандарт переработали, когда возникла необходимость обеспечить поддержку нескольких синхронизированных последовательных линий для связи с несколькими преобразователями для того, чтобы адаптировать стандарт к возросшей скорости и более высокому разрешению преобразователей.

В апреле 2008 г. была выпущена первая переработанная версия стандарта, которую обозначили как JESD204A. В этой версии была добавлена поддержка множественных синхронизированных последовательных линий для связи с несколькими преобразователями. Скорость передачи данных осталась такой же, как и в первоначальной версии — от 312,5 Мбит/с до 3,125 Гбит/с. Кроме того, в этой версии остался и групповой тактовый сигнал (frame clock).
Улучшенные возможности стандарта по поддержке множественных синхронизированных последовательных линий позволили преобразователям с высокой частотой выборки и высоким разрешением соответствовать требованиям по максимальной поддерживаемой скорости передачи данных в 3,125 Гбит/с. На рисунке 2 графически представлены дополнительные возможности версии JESD204A по поддержке множественных линий.

Рис. 2. Первая переработанная версия стандарта — JESD204A

Благодаря введению этих дополнений стандарт может поддерживать преобразователи с более высокой скоростью передачи данных и/или более высоким разрешением. Например, 14-разрядный АЦП, работающий с частотой выборки 250 МГц, в соответствии с JESD204 потребовал бы скорости передачи данных 5 Гбит/с по одному каналу с одной линией.
Однако с появлением версии JESD204A появилась возможность поддержки множественных синхронизированных последовательных линий, а выборки преобразователя могут распределяться по двум синхронизированным последовательным линиям. Это снизило скорость передачи данных в данном примере до 2,5 Гбит/с на линию, что меньше максимальной поддерживаемой скорости передачи данных (3,125 Гбит/с).
Когда проектируются системы с АЦП, то важно знать временные соотношения между дискретизируемым сигналом и его цифровым представлением, чтобы точно восстановить квантованный по времени сигнал в аналоговом виде. И первоначальная версия стандарта JESD204, и переработанная версия JESD204A обеспечивают более высокую производительность, чем прежние интерфейсы, однако у них отсутствует один ключевой элемент: детерминированная задержка последовательных данных в канале.
На временные соотношения в канале влияет задержка АЦП, которая определяется как число циклов тактового сигнала между моментом выборки входного сигнала и временем появления его цифрового представления на выходах АЦП. В стандартах JESD204 и JESD204A не определены способы, которые устанавливали бы задержку АЦП и его выходов последовательных данных. К тому же, скорость и разрешение преобразователей постоянно повышаются. Эти факторы повлияли на необходимость разработки второй переработанной версии стандарта — JESD204B.

В июле 2011 г. была выпущена вторая (текущая) версия стандарта, которую обозначили как JESD204B. Одним из ключевых компонентов пересмотренной версии стандарта стало введение положений о детерминированной задержке. Кроме того, поддерживаемые скорости передачи данных были увеличены до 12,5 Гбит/с с введением различных категорий скоростей устройств.
Эта версия стандарта требует вместо использования в качестве главного источника синхронизирующих импульсов группового тактового сигнала использования тактового сигнала устройства. На рисунке 3 представлены дополнительные  возможности, введенные в версии JESD204B.

Рис. 3. Вторая (текущая) версия стандарта — JESD204B

В предыдущих двух версиях стандарта JESD204 не было предусмотрено положений, гарантирующих детерминированную задержку в интерфейсе. В версии JESD204B эта проблема решена с помощью механизма, который обеспечивает повторяемость и детерминированность задержки независимо от цикла включения питания и событий по восстановлению синхронизации в канале. Это осуществляется путем инициирования начальной последовательности синхронизации линии в преобразователе (преобразователях) одновременно по всем линиям в строго определенный момент времени с использованием входного сигнала SYNC~. Кроме того, приемник должен иметь возможность буферирования данных, чтобы учитывать сдвиг по фазе линий последовательных данных. Эти буферы также следует разблокировать одновременно в строго определенный момент времени с использованием программируемого числа циклов, которое называют «задержкой буфера приема» (Rx Buffer Delay — RBD).
Кроме детерминированной задержки версия JESD204B увеличивает поддерживаемую скорость передачи данных до 12,5 Гбит/с и разделяет устройства на три категории по скорости:
первая категория скорости совпадает со скоростью передачи данных в линии в версиях JESD204 и JESD204A и определяет электрический интерфейс для скоростей передачи данных до 3,125 Гбит/с. Как уже говорилось, номинальный уровень дифференциального напряжения полного размаха составляет 800 мВ, а уровень синфазного напряжения находится в диапазоне 0,72…1,23 В (при сопротивлении источника и нагрузки в 100 Ом ±20%);
вторая категория скорости в версии JESD204B определяет электрический интерфейс для скоростей передачи данных до 6,375 Гбит/с. Эта категория скорости схожа с первой категорией тем, что номинальный уровень дифференциального напряжения полного размаха составляет 800 мВ. Диапазон уровней синфазного напряжения несколько отличается от первой категории, поскольку напряжение оконечной нагрузки определено в приемнике, но в целом он аналогичен диапазону уровней первой категории. Сопротивление источника и нагрузки одинаково и определено на уровне 100 Ом ±20%;
третья категория скорости в версии JESD204B определяет электрический интерфейс на скоростях передачи данных в линии до 12,5 Гбит/с. В этой категории скорости номинальный уровень дифференциального напряжения полного размаха понижен до 400 мВ, что вдвое меньше соответствующего уровня для первых двух категорий. Диапазон уровней синфазного напряжения аналогичен второй категории скорости и зависит от напряжения оконечной нагрузки, определенного для приемника. Сопротивление источника и нагрузки также определено на уровне 100 Ом ±20%.
Для повышения гибкости в версии JESD204B установлен переход от группового тактового сигнала к тактовому сигналу устройства. Прежде в версиях JESD204 и JESD204A групповой тактовый сигнал был опорной частотой в системе JESD204, и, как правило, групповой тактовый сигнал и сигнал выборки преобразователя (преобразователей) совпадали. Это не позволяло достичь требуемой гибкости, могло стать причиной усложнения системы при распределении этого сигнала по нескольким устройствам и вызвать фазовый сдвиг сигналов в разных проводниках. В версии JESD204B тактовый сигнал устройства является опорной частотой для каждого элемента в системе JESD204. Каждый преобразователь и приемник получают собственные тактовые сигналы от схемы генератора синхросигналов, который формирует все тактовые сигналы устройств от одного источника. Это обеспечивает большую гибкость в проектировании системы, но требует, чтобы для данного устройства было определено соотношение между групповым тактовым сигналом и тактовым сигналом устройства.
По мере увеличения скорости и разрешения преобразователей растет потребность в более эффективном цифровом интерфейсе. Интерфейс последовательных данных JESD204 был создан для того, чтобы обеспечить более быстрый и совершенный способ передачи данных от преобразователей к приемным устройствам.
Этот интерфейс претерпел две доработки — для улучшения его реализации в системе и в связи с появлением более скоростных преобразователей с более высоким разрешением, что повысило требования к системе. По мере того как системы становятся более сложными, а характеристики преобразователей улучшаются, стандарт JESD204 развивается с целью удовлетворения растущих требований пользователей.