Микросхема цифрового фазового детектора 5861ДФ2У

Микросхема 5861ДФ2У предназначена для измерения фазового рассогласования между двумя гармоническими сигналами или цифровыми импульсными последовательностями. Микросхема может быть использована в синтезаторах частоты, основанных на системе фазовой автоподстройки частоты (ФАПЧ), а также для решения следующих задач:
– частотной модуляции и демодуляции;
– измерения и умножения частоты;
– преобразования типа «напряже­ние–частота»;
– синхронизации потоков данных;
– управления скоростью вращения двигателей.
Микросхема изготавливается по
КМОП-технологии и имеет ТТЛ-совместимые входы и выходы. Конструктивно она выполнена в планарном металлокерамическом корпусе с четырехсторонним расположением выводов типа Н16.48-1В. Назначение выводов микросхемы приведено в таблице 1, а ее основные параметры — в таблице 2. Структурная схема 5861ДФ2У приведена на рисунке 1.

Рис. 1. Структурная схема микросхемы

Делители частоты имеют переменные коэффициенты деления K1 и K2, которые задаются девятиразрядными кодами D1(8:0) и D2(8:0) в соответствии с таблицей 3. Делители частоты выполняют деление поступающих на их входы гармонических сигналов (CTSIN1 и CTSIN2) или цифровых импульсных последовательностей (CTTTL1 и CTTTL2). Выбор типов входных сигналов осуществляется сигналами CTSEL1 и CTSEL2:
CTSEL1=0 — вход CTTTL1;
CTSEL1=1 — вход CTSIN1;
CTSEL2=0 — вход CTTTL2;
CTSEL2=1 — вход CTSIN2.

Сброс делителей частоты осуществляется подачей сигналов низкого уровня на входы асинхронного сброса CTR1 и CTR2. Поделенные последовательности с выходов делителей частоты поступают на входы фазового компаратора, а также через выходные буферы на выходы F1 и F2 микросхемы.
Выходные буферы управляются сигналами EF1 и EF2. При подаче на вход EF1 (EF2) сигнала низкого уровня соответствующий выходной буфер запирается, и на выходе F1 (F2) формируется сигнал логического нуля.
Фазовый компаратор осуществляет сравнение поделенных последовательностей, поступающих с выходов делителей частоты. В случае, когда частота импульсов F1 больше частоты импульсов F2, на выходе F1>F2 формируется последовательность импульсов, длительность которых равна величине рассогласования фаз сигналов F1 и F2. При этом на выходе F1<F2 будут формироваться короткие импульсы, длительность которых не превышает 10 нс (см. рис. 2).

Рис. 2. Временные диаграммы формирования сигналов фазового детектора при F1>F2

В случае если частота импульсов F1 меньше частоты импульсов F2, последовательность импульсов рассогласования фаз формируется на выходе F1<F2, а на выходе F1>F2 формируются короткие импульсы (см. рис. 3). При равенстве частот F1 и F2 короткие импульсы формируются на обоих выходах F1>F2 и F1<F2 (см. рис. 4).

Рис. 3. Временные диаграммы формирования сигналов фазового детектора при F1<F2

Рис. 4. Временные диаграммы формирования сигналов фазового детектора при F1=F2

Сброс фазового компаратора осуществляется подачей сигнала низкого уровня на вход асинхронного сброса RPD. Фазовый компаратор имеет мощные выходные каскады с открытым коллектором, которые обеспечивают высокую нагрузочную способность (до 15 мА) по выходам F1>F2, F1<F2 и допускают их подключение к внешнему источнику питания с напряжением до 15 В. Схема подключения выходов F1>F2 и F1<F2 показана на рисунке 5.

Рис. 5. Схема подключения выходов F1>F2 и F1<F2

На вход формирователя сигналов рассогласования и готовности подаются входная последовательность второго делителя частоты, поделенные последовательности с выходов первого и второго делителей частоты и старшие восемь разрядов кода управления коэффициентом деления второго делителя частоты.
Формирователь вычисляет фазовое рассогласование между поделенными последовательностями F1 и F2 и выдает результат на выходную шину PHDIF микросхемы. Результат представляется в дополнительном коде и вычисляется в соответствии с выражением:

(1)

Если значение сигнала рассогласования лежит в интервале PHDIF = [–1;1], то на выходе PPD микросхемы формируется единичное значение сигнала готовности фазового детектора, свидетельствующее о том, что система ФАПЧ, в состав которой он входит, настроена (см. рис. 6).

Рис. 6. Структура системы ФАПЧ

Из выражения 1 видно, что сигнал готовности фазового детектора формируется при сдвиге фаз поделенных последовательностей F1 и F2 на 180°, что соответствует задержке между импульсами последовательностей, равной половине периода их повторения (см. рис. 7). Это связано с тем, что, если в качестве признака окончания настройки системы использовать равенство частот поделенных последовательностей при равенстве их фаз (см. рис. 4), то в этом случае на обоих выходах F1>F2 и F1<F2 будут формироваться короткие импульсы, которые не позволяют осуществить окончательную настройку системы и приводят к уходу настройки то в одну, то в другую сторону.

Рис. 7. Временная диаграмма формирования сигнала PPD

В качестве признака окончания настройки используется равенство частот поделенных последовательностей при сдвиге их фаз на 180°. При этом на одном из выходов F1>F2 или F1<F2 будут формироваться импульсы постоянной длительности (см. рис. 7), что позволяет существенно стабилизировать момент настройки системы ФАПЧ. Чтобы интегратор не вырабатывал управляющее напряжение, подаваемое на генератор, управляемый напряжением (ГУН), названные импульсы компенсируются путем подачи на вход интегратора компенсирующего напряжения.
Сброс формирователя сигналов рассогласования и готовности осуществляется путем подачи сигнала низкого уровня на вход асинхронного сброса RPPD.