Как синхронизировать выборку высокоскоростных АЦП и ЦАП в современных системах связи

Системы связи на основе мультиплексирования с ортогональным частотным разделением сигналов (Orthogonal Frequency-Division Multiplexing — OFDM) используют квадратурную дискретизацию и функционируют на основе сохранения точной информации о фазе сигнала в передатчике и приемнике. OFDM-системы должны обеспечивать когерентность фазы сигнала выборки для корректного применения алгоритмов цифровой обработки сигнала. Раньше инженеры коммуникационных систем были вынуждены использовать патентованные схемы синхронизации (обычно на основе FIFO-буферов и конечных автоматов, построенных с помощью программируемой логики) на уровне печатных плат. Спецификация интерфейса JEDEC JESD204A позволяет решить проблему синхронизации и обеспечивает функциональную совместимость АЦП и ЦАП с приборами программируемой логики, такими как FPGA.

Рассмотрим вначале радиоинтерфейс нисходящего канала связи OFDM-системы.

Радиоинтерфейс нисходящего канала связи OFDM-системы

Стандарт высокоскоростной пакетной OFDM-передачи данных (High Speed OFDM Packet Access — HSOPA) определяет физический уровень нисходящего канала связи (т.е. от базовой станции к телефону) на базе OFDM с квадратурной фазовой манипуляцией (Quadrature Phase-Shift Keying — QPSK) и квадратурно-амплитудной модуляцией (Quadrature Amplitude Modulation — QAM), в частности 16-QAM или 64-QAM.

Квадратурно-амплитудная модуляция (QAM) OFDM-системы использует несколько поднесущих, близко расположенных в области частот (15 кГц между поднесущими), что позволяет оптимизировать спектральную эффективность.

В протоколе нисходящего канала связи OFDM-системы 10-мс радиокадр включает 10 подкадров длительностью 1 мс каждый. Каждый подкадр состоит из двух временных слотов, каждый из которых имеет длительность 0,5 мс. Модуляция 64-QAM кодирует один символ с помощью 6 битов. Таким образом, при использовании 20-МГц спектра передачи максимальная ширина полосы частот нисходящего канала связи примерно равна 100 Мбит/с.

В QAM OFDM-системы соседние поднесущие частоты ортогональны, т.е. сдвинуты по фазе на 90 градусов, что позволяет осуществить мультиплексирование с частотным разделением с минимальными помехами между каналами. В передатчике нисходящего канала OFDM обычной базовой станции на выходе DSP или FPGA формируются два цифровых потока: синфазный (in-phase) I-канал и квадратурный (quadrature) Q-канал, фаза которого сдвинута на 90 градусов. Эти цифровые сигналы обычно преобразуются с помощью высокоскоростного 2-канального ЦАП в аналоговые сигналы, модулированные частотой несущей (т.е. осуществляется преобразование с повышением частоты), а затем суммируются (см. рис. 1). Этот сигнал затем пересылается на ВЧ-усилитель, который передает сигнал радиочастоты.

Рис. 1. Упрощенная схема передачи радиочастотного сигнала

Для нормального функционирования OFDM-системы необходимо, чтобы при реконструкции аналогового сигнала в цепи передачи сигнала сохранялась ключевая для мультиплексирования с ортогональным частотным разделением фазовая модуляция (т.е. квадратурно-амплитудная модуляция, которая представляет собой амплитудную модуляцию двух сигналов, сдвинутых по фазе на 90 градусов). Это означает, что ЦАП I-канала и ЦАП Q-канала должны быть точно синхронизированы по частоте выборки.

Интерфейс высокоскоростных преобразователей данных JEDEC JESD204A

Новый стандарт интерфейсов преобразователей данных JEDEC JESD204A обеспечивает механизм точной синхронизации частоты выборки между каналами ЦАП. В спецификации JESD204A используется кодирование 8B/10B и специальные внутриполосные управляющие символы для поддержки точной синхронизации каналов ЦАП.

Обычно в высокоскоростных ЦАП и АЦП используют параллельные и последовательные интерфейсы LVDS. В отличие от них, JESD204A — это высокоскоростной последовательный интерфейс со скоростью передачи до 3,125 Гбит/с, в котором используются дифференциальные сигнальные линии типа «точка-точка» с CML-совместимыми уровнями сигнала. Стандартом определена частота битовых ошибок на уровне 10—12. Основным достоинством нового стандарта является уменьшение числа выводов преобразователей данных (АЦП или/и ЦАП) и процессора (или FPGA), что не только снижает стоимость интегральных схем и системы в целом, но также уменьшает стоимость печатных плат и упрощает их разводку. Это напоминает переход систем с параллельного ATA-интерфейса на последовательный ATA-интерфейс. В настоящее время последовательные интерфейсы становятся доминирующими в компьютерных и коммуникационных приложениях.

Кодировка 8B/10B

Следует кратко рассмотреть кодировку 8B/10B для того, чтобы описать механизм управляющих символов, используемых для установления когерентности выборки каналов в стандарте JESD204A. Схема 8B/10B использует 10 бит (достаточных для кодировки комбинации их 1024 бит) для кодировки байтов (комбинация из 256 бит). Спецификация JESD204A, подобно другим высокоскоростным последовательным стандартам, назначает две комбинации битов для каждого символа пользовательских данных. Динамически выбираемые комбинации являются двоично-инверсными, например 001111 0100 и 110000 1011, для того, чтобы обеспечить передачу цифрового сигнала по дифференциальным линиям с нулевым постоянным током. Передача с нулевым постоянным током, которая управляется конечным автоматом с контролем четности в схеме передатчика, обеспечивает несколько преимуществ, в частности, развязку сигнала по переменному току и способность детектировать однобитовые ошибки. Таким образом, 512 из 1024 битовых комбинаций, которые кодируются с помощью 10 бит, используются 256-ю неинверсными и 256-ю инверсными комбинациями. Схема кодировки 8B/10B отбрасывает некоторые из остающихся комбинаций. Например, комбинации, которые имеют 6 и более последовательных единиц и нулей (таких как 01111 11000 или 11000 00011) исключаются, как и комбинации, в которых число нулей и единиц различается на 4 и более (например, 11000 10000 или 11110 11100), т.к. это нарушает требование к нулевому постоянному току. Несмотря на эти исключения, 8B/10B-кодирование имеет огромное количество доступных комбинаций, которые не используются в качестве символов данных пользователя. Стандарт JESD204A использует некоторые из этих комбинаций в качестве внутриполосных управляющих символов. В стандарте JESD204A назначены следующие управляющие символы (заметим, что существуют версии неинверсных и инверсных битовых комбинаций каждого управляющего символа): R, A, Q, K, F и др.

Протоколы синхронизации стандарта JESD204A

В стандарте JEDEC JESD204A предусмотрены три протокола синхронизации, которые поддерживают когерентность каналов радиоинтерфейсов последних поколений систем связи (4G-телефония). Первый из них называется протоколом синхронизации пользовательских данных кодовой группы. В стандарте JESD04A используется аппаратный сигнал синхронизации, который пересылается от приемника (ЦАП) к передатчику (FPGA). При системном сбросе (или соответственно, при потере синхронизации пользовательских данных) приемники передают сигнал синхронизации SYNC, который вызывает передачу нескольких управляющих символов K от передатчиков. После приема четырех корректных символов K приемник вновь высылает сигнал SYNC. Затем передатчик высылает корректные символы пользовательских данных 10B в начале следующего кадра, и, таким образом, осуществляется синхронизация передатчика (FPGA) и приемника (ЦАП).

Второй протокол синхронизации — это протокол канального (линейного) выравнивания. В обычной базовой станции нисходящего канала связи потоки I-канала и Q-канала передаются по двум смежным линиям 2-канального высокоскоростного ЦАП. В стандарте JESD204A протокол канального выравнивания применяется сразу после протокола синхронизации пользовательских данных кодовой группы, который был описан выше. В такой последовательности протоколов управляющий символ R сигнализирует приемнику, что осуществляется канальное выравнивание. Управляющий символ A отмечает конец последовательности протокола канального выравнивания, и каналы подсистемы синхронизируются.

Третий протокол синхронизации — протокол управления выравниванием кадра. Заметим, что стандарт JESD204A использует тактовый сигнал аппаратного кадра в качестве сигнала выборки преобразователей данных, а также в качестве точки отсчета времени для передатчика/приемника системы сбора данных, поэтому он должен иметь низкий джиттер. В данном протоколе 8B/10B-символы пользовательских данных используются в качестве символов периодического выравнивания кадра (метод, известный как замена символа), что позволяет выравнивать кадры без потерь данных. Существуют два режима этого протокола, оба из которых используют управляющие символы F и A.

В случае, когда опциональное скремблирование данных отключено, передатчик проверяет последний байт данных в текущем кадре, и если он совпадает с последним байтом данных предыдущего кадра, передатчик меняет этот байт на управляющий символ выравнивания кадра F. Обнаружив управляющий символ F, приемник меняет его на значение байта, декодированного в конце предыдущего кадра.

В случае, когда опциональное скремблирование данных разрешено, передатчик проверяет последний байт в текущем кадре, и если он равен 0xFC, передатчик меняет этот байт на управляющий символ выравнивания кадра F. Если последний байт текущего кадра равен 0x7C, передатчик меняет этот байт на управляющий символ выравнивания кадра A. Обнаружив управляющий символ F или A, приемник меняет их на 0xFC или 0x7C, соответственно. Скремблер данных стандарта JESD204A самостоятельно генерирует управляющий символ выравнивания кадра в среднем через каждые 256 кадров.

В обоих случаях (при отключении и разрешении скремблирования), если приемник детектирует два последовательных управляющих символа выравнивания кадра (F или A) на одной и той же позиции, но не в конце соответствующих кадров, приемник повторно выравнивает кадр по позиции, указанной управляющими символами выравнивания кадра. Заметим, что протокол управления выравниванием кадра является опциональным.

Другие методы фазовой синхронизации

Существуют альтернативы стандарту JESD204A при синхронизации каналов преобразователей данных, но они являются патентованными и сравнительно сложными. Например, можно использовать программируемую логику для синхронизации сигнала сброса, генерируемого для преобразователей данных. Кроме того, для буферирования входных выборок ЦАП используется FIFO, причем выходы FIFO обычно тактируются синхронно для того, чтобы выборки I- и Q-каналов появлялись на входе ЦАП точно в одно и то же время (в пределах допуска на фазовый сдвиг тактовых импульсов). Эти FIFO могут быть также реализованы с помощью программируемой логики (FPGA). Заметим, что для преобразователей с 14-разрядными параллельными данными на входе для построения таких FIFO нужно сравнительно немного логических вентилей, но довольно много линий ввода/вывода, что весьма расточительно для FPGA. Использование преобразователей данных стандарта JESD204A позволяет исключить применение таких сложных логических схем и сэкономить линии ввода/вывода.

Использование стандарта JESD204A для технологии MIMO

Последние поколения стандартов связи поддерживают технологию MIMO (Multiple Input Multiple Output) с пространственным объединением и разносом антенн как для одного пользователя (SU-MIMO), так и для нескольких пользователей (MU-MIMO). Наиболее распространенным вариантом реализации MIMO-системы является конфигурация 2×2 (две приемные антенны и две передающие антенны), что обеспечивает пиковую полосу пропускания по нисходящему каналу 172,8 Мбит/с при 20-МГц ширине спектра. Это означает, что в приемнике требуется четыре канала АЦП (два I-канала и два Q-канала), а в передатчике — четыре канала ЦАП (два I-канала и два Q-канала). Стандарт JESD204A включает требования для 4-канальных АЦП и ЦАП, используемых для 2-канальных приемников и 2-канальных передатчиков в конфигурации MIMO 2×2. Три протокола синхронизации, описанные выше, поддерживают системы, использующие 4-канальные преобразователи данных стандарта JESD204A, а также 8 каналов высокоскоростного преобразования, необходимого для конфигурации MIMO 4×4. Конфигурация MIMO 4×4 обеспечивает полосу пропускания по нисходящему каналу 326,4 Мбит/с при 20-МГц ширине спектра.

Заключение

Новый интерфейс высокоскоростного преобразования данных JEDEC JESD204A хорошо подходит для перспективных систем связи. Этот последовательный интерфейс позволяет исключить использование патентованных и дорогих внешних схем синхронизации, которые требуются для квадратурно-амплитудной модуляции OFDM-систем. Кроме того, стандарт JESD204A минимизирует количество FPGA и число линий ввода/вывода преобразователей данных и, следовательно, снижает стоимость системы.

Литература

1. Maury Wood. Achieve sample synchronization among data converters//www.analog-europe.com.

2. David Brandon, David Crook. Clocking requirements for high speed data converters//www.analog-europe.com.

3. Derek Redmayne, Alison Steer. Understanding the effect of clock jitter on high-speed ADCs//www.analog-europe.com.